PCI-Express-Brücke GPIO-BUS MS64-Windows| 141030-01A1

Das IOBUS IP ist ein dynamisch reconfigurable asynchroner Busmeister, der durch GEB Unternehmen entworfen ist. Es stützt die breiten, externen Unterbrechungen von 8/16/32 Datenübertragungsweg, entweder örtlich festgelegte Latenz oder variabler Latenzbuszyklus. Das IOBUS ist der Bus, der für Kommunikation zwischen einer Vorlagen- benutzt wird (die Pcie Karte) und nicht spezifizierten Anzahl von Sklaven. Der Bus stützt bis 32 Informationsbits, Adresse bis mit 8 Bits, die Signalsteuerung eines Bausteins 2 (CS#), gelesen ermöglichen (RD#), schreiben Antrag des Röhrenblitzes (WR#), der Unterbrechung (INT#) und ein wahlweise freigestelltes Wartezeitsignal (WAIT#). Auf der internen Busseite ist das IOBUS IP voll mit der Altera Avalon Spezifikation gefällig, also kann es jedem möglichem Altera Qsys Entwurf leicht hinzugefügt werden. Auf dieser Seite gibt es zwei Avalon die Sklavenschnittstelle, das erste man wird beschriftet MEM erlaubt acces zu den externen Vorrichtungen. Die zweite Schnittstelle wird Bauzustands-Übersichtsbericht, es einführt Register eines Konfigurationsraumes beschriftet, die zu das TIMING, zu programmieren gewohnt müssen. Der Bauzustands-Übersichtsbericht erlaubt die Programmierung der Einstellung (Ts), der Impulsbreite (tpw), der Haltezeit (Th) selektiv für gelesen und schreibt Zyklen und auch der Benutzer kann dem Unterbrechungsantrag auch ermöglichen und die Wartezeitsignale und ihre Polarität.