EIGENSCHAFTEN
• Eingebetteter e500 Kern, Anfangsangebote bis 1,2 Gigahertz
– Doppelversand Superscalar, 7 Stadium Rohrleitungs-Entwurf mit
außer Betrieb Frage und Durchführung
– 3065 MIPSS bei 1333 MHZ (geschätztes Dhrystone 2,1)
• 36 Bit körperliches Wenden
• Erhöhte Hardware und Software prüfen Unterstützung aus
• Doppelt genaues eingebettetes Skalar- und Vektor Gleitkomma
APU
• Speicherverwaltungs-Einheit (MMU)
• Integrierter Pufferspeicher L1/L2
– Daten L1 Cache-32 KB und 32 KB-Anweisungs-Pufferspeicher mit
Linie-Blockierung der Unterstützung
– L2 Cache-512 KB (Satz 8-Way vereinigend); 512 KB/256
KB/128 KB/64 KB kann als SRAM verwendet werden
– Kohärenz der Hardware-L1 und L2
– L2 konfigurierbar als SRAM, Pufferspeicher und Input-/Outputgeschäfte
Kann in Regionen des Pufferspeicher-beiseite geschaffen werden L2
• Integrierte DDR-Gedächtnis-Prüfer-With Full ECC-Unterstützung,
Unterstützung:
– 200 MHZ-Taktfrequenz (400 MHZ-Datenrate), 64-Bit,
2.5V/2.6V INPUT/OUTPUT, DDR SDRAM
• Integrierte Sicherheits-Maschine, die DES, 3DES, MD-5 stützt,
SHA-1/2, AES, RSA, RNG, Kasumi F8/F9 und ARC-4
Verschlüsselungs-Algorithmen
• Vier Auf-Chipc$dreifach-geschwindigkeit Ethernet-Prüfer (GMACs)
Unterstützung 10 - und 100-Mbps und 1-Gbps
Ethernet/IEEE*802.3 Netze mit MII, RMII, GMII, RGMII,
Körperliche Schnittstellen RTBI und TBI
– TCP/IP Kontrollsummen-Beschleunigung
– Moderne QoS-Eigenschaften
• Universelles Input/Output (GPIO)
• Serien-Hochgeschwindigkeitsverbindung RapidIO und PCI Expresss
Schnittstellen, stützend
– Einzelnes x8 PCI Express oder einzelnes x4 PCI Express und
Einzelnes 4x Serien-RapidIO
• Schalter-Gewebe Auf-Chip Netz-(Ozean)
• Mehrfache PCI-Schnittstellen-Unterstützung
– 64-Bit-Bus-Prüfer PCI 2,2 (bis Input/Output 66 MHZ, 3.3V)
– 64-Bit-PCI-X Bus-Prüfer (bis Input/Output 133 MHZ, 3.3V),
oder Flexibilität, zwei 32-Bit-PCI-Prüfer zu konfigurieren
• 166 MHZ, 32-Bit, 3.3V Input/Output, local bus mit Gedächtnis
Prüfer
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